Если машина сможет вести себя, как человек ее возможности расширятся. Современные компьютеры, выполняя простые задачи, даже не задумываются в распознавании образов  или ориентировании в сложной обстановке.  Иногда даже самые мелкие  возможности в компьютерах реализуются путем усилий программистов, которые пишут тонны кода, описывающие все в деталях, что должен выполнять компьютер.

Основной  упор в разработке нейропроцессоров  сделан на восприятии  внешнего мира,  то есть на обработке реакции  мира на предполагаемые действия, и самообучение на основе анализа этой реакции. Если сказать  другими словами, то разработчики  пытаются наделить нейропроцессоры характерной чертой, а точнее способности обучаться и адаптироваться к меняющейся обстановке.

Программы для нейропроцессоров — это набор инструкций, ядра выполняют их так, как придумал программист;  в процессе обучения сигналы внутри процессора переходят от одного «нейрона» к другому, в  результате переходов,  связи укрепляются, то есть  происходит передача нервных импульсов, как у людей.

Нейропроцессор–это изобретение, которое относится к вычислительной технике и используется при создании средств, для систем управления объектами авиации и ракетных технологий, где требуется более быстрое вычисление функций, например в решении задач  систем координат, вычисление угловых скоростей.

Нейропроцессор,  обычно состоит из двух основных блоков: скалярного, выполняющего роль универсального вычислительного устройства, и векторного, который ориентирован на выполнение  операций. Каждый нейропроцессор рассчитан на высокопроизводительную обработку данных.

Нейропроцессоры, обладают рядом преимуществ:

1)    быстродействие,

2)    устойчивость к помехам и разрушениям.

Несмотря на перечисленные выше достоинства, эти устройства имеют ряд недостатков:

1.    Зачастую они создаются специально для решения конкретных задач, связанных с логикой и теорией самоорганизации.

2.    Такие устройства достаточно дорогостоящи.

Распределенные системы – это комплексы программ, части которых функционируют на разных компьютерах в сети. Части взаимодействуют друг с другом, используя ту или иную технологию различного уровня.

Распределенные системы – это группа компьютеров, представленных пользователю конкретным , одним компьютером. Примеры: сеть станций, выбор нейропроцессоров  для выполнения различных операций, завод по производству роботов, банки со многочисленными филиалами, все то, что обращено к одному, главному компьютеру.

Рассмотрим причины создания  и преимущества распределенных систем:

1. Экономичность, то есть за определенную цену, можно получить процессор   более мощный.
2. Производительность.
3. Распределенность, каждый  процессор выполняет определенную работу.
4. Надежность, выход из строя нескольких процессоров не снизит работу главного.
5. Разделение данных.
6. Уникальность информационных устройств.
7. Коммуникация между людьми. Электронная почта,  удобнее писем, телефонов и факсов.
8. Гибкость использования ЭВМ, распределение нагрузки.
9. Упрощение работы компьютеров.

Недостатками распределенных систем являются:

1. Проблемы ПО (приложения, языки, ОС).
2. Проблемы коммуникационной сети (потери информации, перегрузка,развитие и замена).
3. Секретность.

Приведем несколько примеров компаний, выпускающих нейропроцессоры.

Например, всеми известная компания Tilera, которая специализируется на выпуске  нейропроцессоров, известная тем, что в 2009 году представила нейропроцессор. Несколько лет назад, представители данной компании рассказали о начале производства своих нейропроцессоров. В нашем же времени, в компании назодятся более 80 клиентов, которые пользуются нейропроцессорами. В следующем примере обратимся к фирме Philips, создателю первого нейропроцессора L-Neuro. Сейчас известны его аналоги, это  нейропроцессоры  L-Neuro 1.0 и L-Neuro 2.3.

Основываясь на ранее проведенных исследованиях, в качестве варианта, можно рассмотреть нейропроцессорNeuroMatrix, который разрабатывался  компанией «Модуль».  Этот нейропроцессор представляет собой следующую структуру:

1.       Ядро – нейропроцессор, предназначен для выполнения  операций над данными, и формировании команд.

2.       Сопроцессор, для выполнения логических операций над данными, определенной разрядности.

3.       Порты, которые обеспечивают обмен конкретной информации, между нейропроцессором и  клиентом.

4.       Два блока интерфейса с шинами данных, для подключения внешней памяти, то есть дополнительных устройств с  памятью.

Порты позволяют строить  распределенные системы на базе нейропроцессоров, которые обеспечивают  быстроту выполняемых действий и простоту реализации нейропроцессоров.

Таким образом, современные нейропроцессорные системы уже представляют собой распределенные системы, особенно если это касается крупные вычислительные модули.

Нейропроцессоры же, это перспективное направление в развитии  вычислительной техники. Число фирм, которые работают с  нейропроцессорами,  постоянно растет, причем к числу таких фирм, относятся такие фирмы как : Intel, DEC, IBM. Также можно сказать, что растет  внимание к военным разработкам, к медицинским технологиям, таким как  выявление заболеваний на ранних стадиях,  различные томографы, проведение операций  роботами-врачами, во всем используются компьютеры, а точнее, если сказать нейропроцессоры,  каждый выполняет свои заданные функции. И выполняют , на сегодняшний день, их очень хорошо.

В  настоящее время, а именно в данный момент, нейропроцессоры – самая используемая техника, которая развивается очень быстрыми темпами, в различных областях применения. Например, некоторые нейропроцессоры делает компания Fujitsu.  Можно также вспомнить Mark I Розенблатта.  Замечательная разработка, хорошая идея, которые не были незамечены в те времена и в настоящий момент, и которые осуществляются в  распределенных системах нейропроцессоров. В настоящий момент, производством «Марков»  занимается компания TRW.  А,  всеми известная компания Texas Instruments, на основе ранних разработок, представила свойнейропроцессор NETSIM. Другой нейропроцессор, WIZARD/CRS используется в системах промышленности.

Хочется упомянуть, что в мире, в настоящее время,  насчитывается свыше 50-ти случаев  использования  распределенных систем нейропроцессоров. Данные  системы управляют самолетами и ракетами. Также необходимо отметить, что нейротехнологии используются для распознавания лиц, букв, сигналов, отпечатков пальцев,  составления прогнозов погоды и многого другого.

В реальном масштабе времени должны решаться две основные задачи: вычисление управляющего воздействия и интегрирование системы дифференциальных уравнений. Сведение системы дифференциальных уравнений к системе алгебраических уравнений в векторно-матричной форме удобно для ее реализации средствами цифровой вычислительной техники (ЦВТ) в СВУ, где должны выполняться операции «умножения с накоплением» одновременно над несколькими операндами [3,4].

Также в процессе управления переменные состояния могут принимать значения в широком динамическом диапазоне их изменения, поэтому обеспечить качество системы одним набором коэффициентов обратной связи не удается. Весь динамический диапазон разбивается на поддиапазоны. Нахождение переменной или всего вектора в некоторой зоне фазового пространства определят режим работы системы.

Процессор DSP (Digital Signal Processor) и нейропроцессоры обладая мощной вычислительной структурой, позволяет реализовать различные алгоритмы обработки информационных потоков. Сравнительно невысокая цена, а также развитые средства разработки программного обеспечения позволяют легко применять их при построении вычислительных систем с массовым параллелизмом [1, 8].

Ниже изложены принципы математического и алгоритмического обеспечения построения СВУ, реализующего идентификатор состояния системы управления гексаподом (HEX), позволяющего путем восстановления неизмеряемых координат вектора состояния и внешней нагрузки, повысить точность наведения оси верхней платформы.

Рассмотрим принцип действия СВУ. СВУ функционирует на основе информации [3,4]:

1. об измеряемой части вектора состояния HEX, которая снимается с датчиков;
   
2. о параметрах HEX;
   
3. о законе движения HEX в виде вектора программы.
   

Рисунок 1 – Cистема управления HEX

Рисунок 2 – Структура СВУ

Приняты следующие обозначения: — рабочие матрицы, полученные из матриц параметров HEX и матриц параметров корректирующих фильтров;

P‘, P — матрицы параметров корректирующих связей (6×100);

a*(t)— вектор-функция программы (18×1);

Y(t) — вектор-функция наблюдения (сигналы, поступающие от измерительной системы) (30×1);

X(t), X*(t) — вектор-функция текущего и программного состояния системы на i-м шаге управления (100×1);

X(t+h), X*(t+h) — то же на (i +1)-м шаге (100×1);

U(t) и U(t + h) — вектор управляющих воздействий на i-м и  (i + 1)-м шагах управления (30×1);

h — шаг интегрирования (0.02) ;

Q — значение отклонения фокальной оси HEX от линии визирования объекта(3×1);

С*, R*, R — постоянные матрицы размерностью (3×3, 3×100, 3×100)

Из алгоритма управления HEX следует, что основной процедурой в СВУ является процедура умножения матрицы на вектор:

Одна компонента вектора результата получается суммированием произведения элементов строки матрицы на соответствующие элементы вектора — столбца. Эта последовательность операции повторяется столько раз, сколько строк в матрице. Для вычисления произведения матрицы на вектор необходимо выполнять

операций умножения,

где m  — число строк матрицы;

    n — число столбцов;

и N_смв операций сложения, определяемых по формуле

операций сложения, или около 3000 пар операций умножение — сложение.

Исходя из заданного значения минимальной частоты расчета управляющих воздействия, максимально допустимое время выполнения одной пары операций умножение — сложение T_по:

СВУ состоит из следующих основных функциональных блоков: устройства задания траектории цели, вычислителей управляющего воздействия по азимуту и углу места.

Вычислитель управляющего воздействия каждой оси наведения выполняет следующие функции:

• принимает от задающего устройства информацию о параметрах HEX и три компоненты вектора программы (угол, скорость, ускорение);
  
• принимает от устройства ввода информацию об измеряемой части вектора состояния от датчиков HEX;
  
• рассчитывает управляющее воздействие, обеспечивающее схождение наблюдателя к реальному объекту РТ;
  
• рассчитывает значения оценок не измеряемых компонент вектора состояния.
  

Согласно Рис. 1 цифровая система управления обеспечивает восстановление неизмеряемой части вектора состояния и формирование сигнала обратной связи по полному вектору состояния. Уравнения такого регулятора имеют следующий вид

где F,G — матрицы параметров наблюдающего устройства;

z(t) — вектор восстановленных переменных состояния;

y(t) — вектор измерений;

K₁,K₂ — коэффициенты обратной связи по состоянию.

Численное интегрирование дифференциальных уравнений наблюдающего устройства предлагается осуществлять путем их аппроксимации разностными уравнениями, позволяющими рассчитать значения восстановленного вектора состояния на интервалах времени, кратных шагу интегрирования.

Уравнения регулятора в векторно-разностной форме записываются в виде:

где Ф(h) — переходная матрица, характеризующая собственное движение;

S(h) — матрица, определяющая вынужденное движение наблюдающего устройства;

h — период квантования по времени (шаг интегрирования).

Матрицы Ф(h) и S(h)  непосредственно зависят от величины шага интегрирования и определяются выражениями:

Согласно уравнениям (6) все вычисления в СВУ могут быть сведены к следующим операциям над массивами данных:

где b,W — скаляр и вектор, поступающие из базовой ЦВМ;

 — скаляр и вектор, полученные на предыдущих операциях и хранящиеся в СВУ;

 — результаты текущей операции;

n — размерность векторов.

Так, например, умножение матрицы на вектор сводится к последовательности операций (8), где W представляет собой столбец матрицы множимого, b — компоненту вектора множителя. Частный случай умножения диагональной матрицы на вектор сводится к выполнению операций вида (11) при .

Для вычисления уравнений (6) в соответствии с операциями (8), (9) в СВУ в каждом такте из памяти извлекаются коэффициенты матриц Ф(h), S(h) упорядоченные по столбцам, а также матрицы-строки K1mK2 и с внешней шины данных выдается вектор измерений y(t). Также в СВУ хранятся значения вектора z(t) которые в процессе вычислений заменяются текущими результатами операций.

Наибольшая точность вычислений достигается при выполнении арифметических операций над числами с плавающей запятой. В ЦВМ с плавающей запятой диапазон изменения машинных переменных превышает размеры разрядной сетки за счет их искусственного преобразования, осуществляемого аппаратными или программными средствами. Это тождественно автоматическому выбору масштабных коэффициентов при выполнении каждой арифметической операции. Однако реализация в СВУ плавающей запятой существенно увеличивает время выполнения операций, что при решении задач управления в реальном времени практически не позволяет удовлетворить требования по быстродействию, предъявляемые к цифровым регуляторам. В связи с этим для обеспечения требуемого быстродействия арифметические операции в СВУ выполняются над числами с фиксированной запятой. При вычислении уравнений (8) в СВУ с фиксированной запятой могут возникать ситуации, когда машинного диапазона представления переменных и коэффициентов не хватает для получения результатов с требуемой точностью, т. е. переменные выходят за пределы разрядной сетки или принимают значения, соответствующие машинному нулю. В таком случае должны быть предусмотрены средства изменения масштабов для этих переменных, обеспечивающие удержание их в пределах заданного машинного диапазона.

В современных сигнальных процессорах (DSP) для повышения вычислительной мощности на одном кристалле размещаются несколько процессоров. В литературе такие многоэлементные процессоры получили название векторных или матричных. Данные процессоры имеют архитектуру, в который обрабатывается одиночный поток векторных команд и множественный поток данных (single instruction stream/multiple data stream — SIMD). Это позволяет выполнять одну арифметическую операцию сразу над многими числами (данными) – элементами вектора или массивами.

Как правило, такие многоэлементные процессоры содержат несколько процессоров с фиксированной запятой и один управляющий с плавающей, отвечающий за перемасштабирование. Управляющий процессор может самостоятельно вычислить плохо обусловленные операнды, либо организовать работу остальных процессоров на пересчет с двойной точностью. В первом случае не будет потери в быстродействии, так как вычисления будут произведены за один машинный цикл; во втором – вычисление произведения строки матрицы на вектор будет произведено больше чем за один машинный цикл. Поэтому необходимо произвести перемасштабирование операндов так, чтобы они все были хорошо обусловлены.

На этапе подготовки исходных данных все коэффициенты и переменные, входящие в систему уравнений (8), представляются в виде

где  am— мантисса числа, по модулю меньшая единицы;

d — основание системы счисления;

p — порядок числа, округленного до целого.

С учетом этого систему уравнений можно записать так:

i=1,2,…,n

Обозначим порядки частных произведений

Нормировка матриц порядков частных произведений осуществляется построчно путем определения максимального элемента в каждой строке матрицы [P1, P2] и [R1,R2] и вычитания этого элемента из элементов строки. После такой нормировки старший порядок частных произведений становится нулевым, остальные — отрицательными. Нормировка матриц мантисс производится путем их перемножения с нормированными матрицами порядков.

В соответствии с описанным выше алгоритмом в СВУ для определения вектора мантисс Zm(t+h) в каждом такте передаются нормированные матрицы и вектор мантисс Ym(t). При выходе абсолютной величины мантиссы i-й переменной за границы заданного диапазона [Zmin,1] производится повторное определение мантисс и матриц порядков. Так, при превышении модуля Zmi на первом уровне порядок Pzi увеличивается на единицу или большую величину в зависимости от выбранной ширины диапазона изменения данной переменной в пределах одного масштаба. Увеличение порядка Pzi сопровождается повторной нормировкой соответствующих строк и столбцов матриц порядков частных произведений Р1, Р2, R1,R2 и последующим изменением нормированных матриц мантисс. Аналогичные действия производятся при выходе модуля мантиссы i-й переменной Zmi за нижнюю границу заданного диапазона. Только в этом случае порядок Pzi уменьшается на целую величину, что соответствующим образом учитывается в нормированных матрицах порядков и мантисс. Указанные действия адекватны замене переменной в системе уравнений (6) в результате изменения ее масштаба.

На рисунке 3 показана блок-схема разработанного алгоритма специального вычислительного устройства на базе нейропроцессора для управления гексаподом.

Рисунок 3 – Блок-схема алгоритма

В первом блоке вычисляется вектор-функция текущего состояние системы состоящая (Xth) из сумм произведений рабочих матриц полученных из матриц параметров гексапода и матриц параметров корректирующих фильтров в результате расчета (F, S, G), вектор-функций наблюдений(Y(t)), вектор-функций текущего и программного состояния системы (X(t)), и скалярного управляющего воздействия (U(t)). Во втором блоке вычисляется вектор-функция программного состояния системы (X’th) состоящая из сумм произведений рабочих матриц полученных из матриц параметров гексапода и матриц параметров корректирующих фильтров в результате расчета (F, S), вектор-функций текущего и программного состояния системы (Q(t), Z(t)), и
вектор-функция программы (a(t)). Третий блок отвечает за расчёт матрицы для скалярного управляющего воздействия (U), состоящего из суммы произведений матриц параметров корректирующих связей (P, L) и вектор-функций текущего и программного состояния системы (X’th, Xth). Последний блок отвечает за расчёт матрицы значений отклонений фокальной оси HEX от линии визирования объекта (O) состоящую из произведения постоянной матрицы (С) и вспомогательной матрицы (О3) которая состоит из суммы вспомогательных матриц (O1, O2) равных произведению постоянных матриц (R’, R) и вектор-функций текущего состояние системы и программного состояние системы на i+1 шаге управления (X’th, Xth).

Следует отметить, что вычисления, вызываемые изменением масштаба какой-либо переменной и связанные повторной нормировкой матриц порядков и мантисс, производятся не в каждом такте работы СВУ, а лишь тогда, когда мантисса этой переменной выходит за установленные пределы или когда порядок переменной на текущем шаге интегрирования отличается от порядка на предыдущем шаге. Это обеспечивает существенный выигрыш во времени по сравнению с выполнением операций с плавающей запятой.

СВУ предназначен для численного интегрирования матрично-векторной системы нелинейных дифференциальных уравнений с гладкими нелинейностями (sin, cos) в форме Коши с целью минимизации времени вычислений. Система уравнений описывает HEX или другой динамический объект имеющий следующие размерности векторов и матриц:

• Размерность системы: 100 уравнений первого порядка.
• Верхняя граница спектра собственных частот: 20 Гц.
• Вектор входных воздействий имеет размерность 30.
• Вектор выхода имеет размерность 20.
• Разрядность операндов 32 бита.
• Тактовая частота дискретизации 50 Гц.

Формирование матриц и векторов также должно осуществляться на СВУ, но в более медленном темпе и представляет отдельную задачу.

Обмен информацией между Базовой ЦВМ и СВУ происходит по согласованному протоколу временного сценария. Синхронизация обеспечивается СВУ.

Предложенная модель и алгоритм обеспечивают функционирование СВУ на базе нейропроцессора для управления динамическими объектами в реальном масштабе времени на примере гексапода.

С другой стороны, инженерная реализация нейронного компьютера У. МакКаллока и У. Питтса, описанная в «Логическом исчислении идей, имманентных нервной активности» [3, 4] в виде комплекса нейропроцессоров позволяет избавиться от перечисленных недостатков. В настоящее время имеется ряд архитектур нейрокомпьютера, разрабатываемых компаниями IBM, НТЦ “Модуль” и др., но трудностью разработки математического, алгоритмического и программного обеспечения для них является описание общих принципов архитектуры нейропроцессора, в связи с чем сформулирована цель исследования: системный анализ архитектуры нейропроцессора.

Процессоры семейства NM640x, также как и множество нейропроцессоров, обрабатывают данные параллельно по векторному принципу. Так как, нейропроцессор уже представляет собой параллельную систему [1], то получаемые системы при соответствующем уровне детализации могут рассматриваться как “системы в системе”. Поэтому рассмотрим отдельный процессор как вычислительную параллельную систему, применяя теоретико-множественный подход, и определим аналитические выражения оценок эффективности отдельного процессорного модуля (ПМ).

В процессоре семейства NM640x возможно два варианта команд (рисунок 1) [5-12]: скалярные команды – используются для подготовки данных к выполнению операции на векторном процессоре и векторные команды – основные операции процессора.

Рисунок 1 - Команды нейропроцессора семейства NM640x

Каждая из команд может выполнять несколько операций параллельно. Тогда каждый ПМ можно представить в виде системы параллельной обработки данных.

Анализ архитектуры нейропроцессора как системы параллельной обработки информации при выполнении скалярной команды

Скалярная команда нейропроцессора семейства NM640x имеет левую и правую часть, операции каждой части выполняются параллельно. Возможна пустая (nul) команда в левой или правой части.

Структурная схема выполнения скалярной команды выглядит следующим образом (рисунок 2):

Рисунок 2 - Скалярная команда нейропроцессора

Левая часть содержит команды:

• команды загрузки/записи, пересылки значений регистров;
  
• команды адресной арифметики;
  
• специальные скалярные команды;
  
• команды безусловного и условного перехода;
  
• команды перехода и возврата из подпрограммы или прерывания.

Правая часть содержит команды:

• арифметические операции;
  
• логические операции;
• сдвиговые операции.

Детализированная схема выполнения скалярной операции представлена на рисунке 3:

Рисунок 3 – Детализированная схема выполнения скалярной операции

Команды для реализации блоков загрузки и модификации находятся в левой части команды. Блоки загрузки и модификации для различных регистров можно объединить в один или 2 отдельных модуля: загрузки и модификации, т.к. операция выполняется только для какого либо одного регистра (пары регистров). Блоки вычисления находятся в правой части команды и также могут быть объединены в один модуль. Тогда, исходя из приведенных выше схем, можно представить процессор при выполнении скалярной операции как параллельную систему следующим образом (рисунок 4):

Рисунок 4 – Выполнение скалярной команды процессора, представленное в виде параллельной системы

Анализ архитектуры нейропроцессора как системы параллельной обработки информации при выполнении векторной команды

Векторная команда нейропроцессора семейства NM640x также имеет левую и правую часть, возможна пустая команда в левой или правой части.

Левая часть содержит команды:

• команды загрузки данных в векторный процессор;
  
• команды выгрузки данных из векторного процессора;
  
• специальные векторные команды.

Правая часть содержит команды:

• взвешенное суммирование (матричное умножение);
  
• маскирование;
  
• арифметические операции;
  
• логические операции;
  
• операция циклического сдвига;
  
• операции активации операндов;
• выгрузка управляющих векторных регистров.

Кроме этого, как описано в первой главе, нейропроцессор семейства NM640x работает с “упакованными” данными – блоками по 64 бита каждый. Таким образом, в правой части за 1 такт может выполняться 2 операции по 32 бита, 8 операций по 8 бит и т.д. Максимальное количество выполняемых за один такт операций в векторном процессоре в правой части команды составляет 64 однобитных операции.

Сложность состоит в том, что трудно оценить число операций в той или иной команде, следовательно, необходимо рассматривать каждую операцию отдельно. Кроме того, операции имеют разное время выполнения (для операций с константой – 2 такта, для остальных операций – 1 такт).

Детализируем выполнение левой части команды (рисунок 5).

Рисунок 5 – Детализированная схема выполнения левой части векторной команды

Детализируем выполнение правой части команды (рисунок 6).

Рисунок 6 – Детализированная схема выполнения правой части векторной команды

Исходя из приведенных схем, ПМ при выполнении векторной команды, можно представить в виде параллельной системы (рисунок 7).

Рисунок 7 – Выполнение векторной команды процессора, представленного в виде параллельной системы

Заключение:

Таким образом, были рассмотрены вопросы анализа нейропроцессорных устройств, принцип функционирования которых основан на принципах мышления человека. Показаны особенности структуры вычислителя нейрокомпьютера, благодаря которому достигается высокий уровень распараллеливания вычислительных операций.

На основе исследований авторов [6] предлагается следующая модель структуры интеллектуальной компиляции, включающей в себя следующие шаги.
1. Анализ исходных алгоритмов функционирования проектируемой микронейропроцессорной системы (МНПС) и представление группы независимых операций согласно явному параллелизму в очень длинные слова инструкций c целью упаковки, обеспечения быстрого запуска и более эффективного их исполнение функциональными модулями (ФМ) (микропроцессорами или ядрами) МНПС некоторой структурой.
2. Продукционная модель экспертной системы наблюдения за операциями из разных базовых блоков с целью помещения этих операций в одну и ту же длинную инструкцию и, тем самым, обеспечения большего параллелизма ФМ. 
3. Прокладка «маршрута» по всей программе – трассировки. 
4. Осуществление оптимизации планировщиком вычислений на уровне всей программы, а не ее отдельных базовых блоков. 
5. Прогнозирование компилятором наиболее подходящего маршрута и планирование прохождения, рассматривая его как один большой базовый блок. 
6. Повторение процесса п.4 для всех других возникших после этого программных веток до самого конца программы.
7. Выполнение компилятором различных «интеллектуальных шагов» в виде развертывания программного цикла, исполнения IF – преобразование для удаления всех логических переходов из подвергающихся трассировке секций, перемещения их с одного места на другое до обнаруженного ветвления, с возможностью формирования отката назад.

Исходными данными для анализа являются алгоритмы функционирования МПС, представляемые посредством конечного кортежа операций  выражением:  длиной , и микропроцессорная система, рассматриваемая как совокупность устройств на основе выбранной элементной базы – chipset со множеством команд  конкретного комплекта СБИС. Здесь под МК подразумевается внутренний язык микропроцессорной нейрокомпьютерной системы со своей производительностью, стоимостью, количеством СБИС и др.
Каждый алгоритм может представлять собой кортеж алгоритмов, в том числе и стандартных: отбраковки, сжатия, калибровки, автоконтроля и других. Тогда в процессе проектирования [5] выбирается элементная база и решается математическая задача нахождения отображения множества операций  во множество команд МК: . (1)
Причем, в общем случае под  понимается оптимальное количество команд, реализующее операцию . Далее в зависимости от решения задачи (1) проектирования каждому -му алгоритму обработки ставится в соответствие программа обработки  в виде кортежа команд:  посредством определяемого отображения: . (2)
При этом рассматриваемая программа  характеризуется длиной программы , определяемой общим числом команд, входящих в программу, временем выполнения программы и др.
Выражение (2) определяет однопроцессорный вариант МНПС и практически в общем виде представляет процесс компиляции.
Далее для осуществления задачи распараллеливания используется понятие кластера Cl_k, и решается задача разбиения программы обработки . С этой целью воспользуемся понятием равенства кластеров CL_l и CL_k обработки информации: CL_l = Cl_k., под которым понимается равенство длин указанных кластеров |CL_l| = |CL_k| и совпадение их с точностью до команды MK_i^(k)=MK_i^(l), PR^(j)=<MK_i,MK₁,…MK_j>:
 . (3)
При этом выражение (3) является критерием качества разбиения на кластеры исходной программы с точностью до команды, что и является метрикой кластеризации.
Далее процесс распараллеливания кластеров рассматривается как отношение параллельности выполнения кластеров двумя различными микропроцессорными модулями: проектируемой вычислительной системы.
Таким образом, структурная организация проектируемой вычислительной системы обработки информации ставит в соответствие некоторой  - й программе обработки  совокупность независимых и неравных кластеров , число которых равно числу классов эквивалентности , а кратность () определяется порядком класса эквивалентности (): . (4)
В работе авторами показывается, что полученное разбиение (4) на кластеры отвечает свойствам рефлексивности, симметричности и транзитивности и, следовательно, является отношением эквивалентности. В результате однозначно определяется разбиение программы на классы эквивалентности кластеров, что является процедурой явного параллелизма. Кроме того, выражение (4) определяет качественные структурные связи между кластерами. Поэтому оно определяет и маршрут передачи данных либо внутри кластера либо между кластерами. Таким образом варианты решения задачи (4) представляются в виде продукционной модели экспертной системы.
3. Продукционная модель экспертной системы наблюдения за операциями и формирования маршрута. В результате решения задачи (4) возможны следующие варианты маршрута передачи данных, которые составляют основу продукционной модели для дальнейшего анализа с учетом исходных данных.
Число классов эквивалентности равно , и порядок каждого -го класса равен . Тогда -му алгоритму обработки данных ставится в соответствие совокупность данных, определяемых согласно (4), и, как нетрудно видеть, этот случай является наиболее общим и предполагает отношения не только между элементами внутри кластера, как в векторной структуре, но и между элементами различных кластеров согласно Instruction Level Parallelism ILP.
Рассматриваемые ниже варианты обработки информации оказываются возможными в зависимости от построения конкретной -й структуры данных , а точнее от передачи данных между кластерами в виде маршрута M_i передачи данных.
Пусть обмен информацией между представителями кластеров , осуществляется последовательно друг от друга. Тогда если кластеры внутри -го класса обмениваются последовательно, то имеем уже известный последовательный маршрут передачи данных.
Если для элементов внутри -го класса требуется информация одновременно, тогда получаем последовательно – параллельный обмен (ILP + DLP) или маршрут передачи данных.
Если при обработке информация требуется одновременно для всех кластеров, тогда для общего случая (Data Level Parallelism DLP) обработки информационных данных или параллельный маршрут M_i||передачи данных.
В общем случае имеем матричный обмен информационных данных: каждый с каждым. В результате имеем матричный маршрут передачи данных.
Прокладка «маршрута» предполагает соединение всех кластеров согласно получаемых маршрутов: последовательный, параллельный, последовательно — параллельный, параллельно – последовательный (DLP +ILP) и матричный.
4. Алгоритм неявного параллелизма многокритериального нечеткого выбора с целью выполнения различных «интеллектуальных шагов»: 
На практике процесс проектирования интеллектуального компилятора является сложной многокритериальной задачей выбор маршрута из полученного многообразия. Эксперт или аналитик на основании обобщенной оценки каждой альтернативы выбирает наилучшую по совокупности противоречивых критериев: 1. Быстродействие (); 2. Объем микропрограммной памяти (); 3. Число микропроцессорных модулей (); 4. Время простоя (T_пр,). 5. Потребляемая энергия (Р); 6. Надежность (Q); 7. Адаптация (A); 8. Стоимость (С) и др. Для конкретизации выбора все вышеперечисленные критерии предлагается распределять в виде кортежа в порядке важности технического проектирования и в дальнейшем называть стратегией выбора.
Пусть требуется воспроизвести знание — правило 3: Если  и обмен информацией между кластерами в классах осуществляется последовательно, то маршрут — последовательный. Данное знание—правило моделируется произведением нечетких множеств R_I,I = F_{стрI *} G_парI или продукцией.
Предложенная авторами [5] методика многокритериального выбора имеет в своей основе нечеткие множества, элементами которых являются лингвистические переменные (ЛП) или термы  с характеристическими функциями принадлежности , определенными на отрезке : . Эксперт оценивает маршрут и критерии с помощью понятий нечеткой логики вышеперечисленными переменными. 
В предлагаемой методике используются два вида бинарных нечетких переменных: «оценка значения критерия»  и «оценка эффективности маршрута или трафика»  с использованием унарнойлингвистической переменной – «оценка качества значения критерия»  и «оценка качества эффективности маршрута» , соответственно.
Значения бинарных лингвистических переменных «оценка значения критерия» и «оценка эффективности маршрута» строятся методом нечеткого алгоритма высказывания правил вида: «если А, то В». Два и более правила нечетких высказываний объединяются связкой «иначе»: «если А, то В, иначе С»= или V( «если А, то В, иначе С») = .
Заключение. Предложена структура продукционной модели экспертной системы наблюдения за операциями и формирования маршрута на основе модели анализа явного параллелизма предлагаемой кластеризации нейрокомпьютерной системы. Описывается экспертная система интеллектуальной компиляции. В статье демонстрируется алгоритм неявного параллелизма многокритериального нечеткого выбора. Приводится описание алгоритма «оценки значения критерия» по различным техническим характеристикам согласно стратегии проектирования: быстродействие, объем микропрограммной памяти, число микропроцессорных модулей и др. Описывается алгоритм «оценки эффективности маршрута.